Memory 总线时钟信号由MPC107 给出。MPC107 提供4 个时钟信号：
SDRAM_CLK(0:3)，这些时钟信号能驱动一个或更多的器件。MPC107 可以通过数
字锁相环（DLL）来控制这些时钟信号，DLL 能用于调整时钟和控制及数据信号
的相位关系。时钟相位调整可用来对重负载的Memory 总线提供补偿，或者用来
补偿不能满足MPC107 的Memory 总线时序关系的SDRAM 器件。通常的调整方法是
调整MPC107 的外部时钟反馈线（SDRAM_SYNC_OUT 到SDRAM_SYNC_IN）的长度。
图2-7 展示了不同长度反馈线对时钟信号相位关系的影响。
设计Memory 时钟反馈线长度与SDRAM 芯片的时钟线等长，同时由于反馈线
和时钟线都是只有一个负载，所以MPC107 内部Memory 控制逻辑时钟和SDRAM
接收时钟相位基本相同。
