Memory 总线CLK 信号采用源端阻抗匹配策略，提高信号质量，减小时钟信
号反射。图2-8 到图2-10 列出了Memory 的典型CLK 信号、地址信号、数据信号、
控制信号的PCB 走线图以及在HyperLynx 仿真软件的BoardSim 工具下的仿真波
形，MPC107 和SDRAM 芯片的IBIS 模型均来自于芯片厂商（Motorola 和Hynix）
在PCI 总线信号的电气特性上，不采用端接技术，而是利用信号的反射。采
用经过仔细选择、相对弱的输出驱动器，部分地驱动信号线到期望的逻辑状态，
一般情况下，驱动器仅驱动信号达到期望逻辑电压的一半。
当信号延PCB 线向前传输并到达线的末端时，发生反射并且信号电压幅度加
倍。在返回过程中再次通过每个设备，每个设备的输入就有了一个有效的逻辑电
压。最后，返回到源端的波被驱动器内部的阻抗所吸收。利用这一方法，驱动器
的尺寸和浪涌电流减半。注意信号反射发生在相邻的时钟上升沿之间，在时钟信
号的上升沿每个设备的输入已经达到稳定状态。
图2-12 给出了33M 频率的PCI 总线的一些时序参数。
