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    IC设计流程中门控时钟的设置问答
    2008年09月21日 点击: 编辑: xhanaxvm
    听说如果设计中要加入门控时钟的话,从前端代码到DC综合,以致后端布局布线,都要进行一定的约束
    假如我在前端代码里已经按下面风格书写(clk为2M时钟):
    always @ (negedge rst or posedge clk)
      if (!rst)
        a <= 10'd515;
      else
        if (TRcal_en)
        a <= reg_TRcal;

    请高手指点一下,
    1. 在DC中具体应该怎样设置?
    2. 在后端(假如用SE或astro)又应该如何设置?
    3. 怎样才能调用工艺库里的门控单元?
    切盼指教,不胜感激!
    在rtl complier中很好设置,将 lp_insert_clock_gating 设置为true,工具就会自动完成调用lib中的门控单元。SE或者astro中都不需要设置。
    关键是综合工具实现,后端是不管的。
    DC不是很清楚。
    建议楼主看看help就知道了!
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